| Numéro | 52245 | Date | 25-08-2006 |
| Mobilité | PACA | Ville | ELANCOURT plan : |
| Nom | ESTEREL TECHNOLOGIES | Secteur d'activité | Indifférent |
| nb salariés | 140 | Type de contrat | CDI |
| Fonction | Ingénieur Designer Senior | Type de formation | indifférent |
| Expérience | 5ans | Salaire | De 38 à 46 KEuros |
| Pays | France | Langue 1 | Anglais |
| Site Internet | http://www.esterel-technologies.com | Langue 2 | Français |
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Ingénieur Designer Senior
Vous intervenez au sein d’une équipe de consultants en charge de fournir du consulting d’expertise « Esterel Studio » auprès de nos clients dans les activités de Design et de Vérification de Blocs fonctionnels et de SoC. En raison de votre expérience en Design Front-end et Synthèse votre mission sera plus particulièrement d’intervenir dans le cadre du suivi technique de nos clients dans leur phase d’implémentation ASIC/FPGA avec Esterel Studio.
Profil du Candidat
Ingénieur grandes écoles ou universitaire en Electronique / Micro-Electronique.
Minimum 6 ans d’expérience en Design front-end (VHDL, Verilog) et synthèse ASIC/FPGA.
Expérience et Compétences
Forte expériencede des outils de synthèse DC (Synopsys) et de synthèse FPGA (Synopsys, Xilinx…)
Expérience confirmée en design VHDL/VERILOG et optimisation de blocs fonctionnels contraints au niveau timing, consommation et taille.
Expérience confirmée en simulation RTL et Gate (Modelsim, NC-Sim…)
Une expérience en static timing analysis, insertion scan chain seraient un plus.
Maîtrise de la langue anglaise.
Goût pour le travail en équipe. |
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